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第2章 Verilog HDL语言基础知识 Verilog HDL测试题
1、 问题:wire[3:0] a,b,c; 假设a,b为模块的输入,c为模块的输出 a=4’b0101 b=4’b1110assign c=a+b; c=?
选项:
A:4’b1111
B:4‘b0011
C:4’b0100
D:4’h5
E:4’h3
F:4’h4
答案: 【4‘b0011;
4’h3】 点我阅读全文