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第2章 Verilog HDL 语言基础 第2章 Verilog HDL 语言基础测验
1、 问题:这段程序描述的逻辑功能为:module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
选项:
A:译码器
B:二选一数据选择器
C:四选一数据选择器
D:计数器
答案: 【二选一数据选择器】 点我阅读全文