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第一章 单元测试
1、 问题:1 module up_down(clk, rst, result, c_out);
2 input clk, rst;
3 output[5:0] result;
4 output c_out;
5 always @(posedge clk or negedge rst)
6 if(rst)
7 begin
8 result<=0;
9 c_out<=0;
10 end
11 else if(result==59)
12 begin
13 result<=0;
14 c_out<=1;
15 else
16 result<=result+1;
17 c_out<=0;
18 end
19 endmodule;
上面是一段描述具有异步清零,带进位输出的60进制的累加电路的Verilog描述,请指出该代码中不符合Verilog语法的地方。( )
选项:
A:语句3和4没有将变量定义为reg类型;
B:语句6改为!rst;
C:语句12和18分别缺少end和begin;
D:语句19删除“;”
答案: 【
语句3和4没有将变量定义为reg类型;
语句6改为!rst;
语句12和18分别缺少end和begin;
语句19删除“;”
】 点我阅读全文
,抽气机每分钟能抽出气体20升。设容器的容积2.0升,问经过( )时间后才能使容器的压强由
降为
,设抽气过程中温度始终不变。



